출처 1:
https://wccftech.com/samsung-to-use-bspdn-in-its-2nm-technology-in-2025/
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[루머] 삼성, 2025년 2nm 공정에 후면전력공급 기술 도입, 칩 면적 19% 줄이고 효율 개선 예정
삼성은 3nm GAA 공정에서 큰 성공을 거두지는 못했지만 내년에 대량 생산에 들어갈 것으로 알려진 차세대 2nm 기술로 이를 보완할 계획입니다. 새로운 보고서에 따르면 파운드리 라이벌인 TSMC와의 경쟁에서 우위를 점하기 위해 삼성이 몇 가지 이점을 제공하는 것을 목표로 하는 후면전력공급(BSPDN) 기술을 도입하고 있다고 합니다.
BSPDN 기술은 두 개의 ARM 코어로 테스트된 것으로 추정되며 삼성은 두 코어 모두의 칩 면적을 다양한 수준으로 줄였습니다
삼성과 TSMC는 모두 2nm 노드의 최고 버전을 도입하는 것을 목표로 하고 있기 때문에 경쟁이 치열할 것으로 예상됩니다. 조선의 보도에 따르면 삼성의 경우 후면전력공급 기술이 게임 체인저가 될 것으로 예상되며 초기 테스트 결과가 회사의 목표를 초과했다고 합니다. 구체적인 테스트와 관련하여 삼성은 이 기술을 두 개의 이름 없는 ARM 코어에 적용하여 칩 면적을 10%와 19% 줄인 것으로 알려졌습니다.
칩 면적을 줄임으로써 삼성은 더 작은 표면적을 자랑하는 SoC 설계를 효과적으로 대량 생산할 수 있을 뿐만 아니라, 앞서 수행한 테스트에서 성능과 전력 효율 수준을 크게 개선하는 데 성공했습니다. 보고서에서 언급했듯이 BSPDN은 아직 상용화되지 않은 새로운 공정이지만, 이것이 비용 제약 때문인지 아니면 이 기술을 탐구하는 데 많은 고민을 하지 않았기 때문인지는 언급되지 않았습니다.
어쨌든 이름에서 알 수 있듯이 후면전력공급은 웨이퍼의 뒷면에 배치된 전원 라인으로, 회로와 전원 공급 공간을 분리합니다. 이는 효율성을 극대화하는 데 도움이 되며, 반도체 성능을 향상시킬 수 있는 기회이기도 합니다. 현재 전원 라인은 회로를 그리는 곳이기 때문에 웨이퍼의 상단에 배치되어 제조업체에 많은 편의를 제공합니다. 그러나 회로가 더욱 정교해지고 삼성과 TSMC가 2nm와 같은 첨단 노드를 개발하기 시작하면서 회로와 전력선을 한 면에 새기는 것이 점점 더 어려워지고 있습니다.
결국 회로 간격이 좁아지면 간섭이 발생해 설계와 양산 모두에 더 많은 어려움이 발생하게 될 것입니다. 삼성은 이미 일본 스타트업으로부터 첫 2nm 칩 주문을 확보한 것으로 알려졌지만, 이 배치에 BSPDN 기술이 적용되었는지는 불분명합니다. TSMC에서 후면전력공급을 실험하고 있다는 소식은 없으므로 서류상으로는 삼성이 유리하지만 이 접근 방식이 얼마나 성공적인지는 시간이 지나야 알 수 있습니다.
