어차피 프로덕션 흐름에 삽입하는 것은 불가피하다고 말합니다.
ASML은 적어도 일부 칩 제조업체의 경우 회사의 차세대 High-NA 칩 제조 도구를 사용하는 것이 재정적으로 거의 의미가 없다고 생각하는 SemiAnalysis의 분석가들의 비판에 대해 반박했습니다. 그러나 이 회사의 최고재무책임자(CFO)는 최근 비츠 앤 칩스와의 인터뷰에서 High-NA가 순조롭게 진행되고 있으며 분석 회사가 그 이점을 과소평가하고 있다고 말했습니다. ASML의 CEO는 최근 실적 발표에서 이 새로운 기술이 “로직과 메모리 모두에서 가장 비용 효율적인 솔루션임이 분명하다”며 보고서에 대한 질문에 답하기도 했습니다.
ASML의 Twinscan EXE High-NA EUV 리소그래피 툴은 2nm보다 작은 차세대 공정 기술을 생산하는 데 필수적입니다. 그러나 기존의 Twinscan NXE Low-NA 극자외선(EUV) 리소그래피 툴보다 훨씬 비싸며, 일부에서는 3억 달러에서 4억 달러 사이라고 합니다. 또한 절반으로 줄어든 레티클 크기와 큰 크기와 같은 다른 특징도 있는데, 일부 분석가들은 이 툴이 모든 생산 라인에 경제적으로 적합하지 않다고 주장하는 이유 중 하나입니다.
예상대로 ASML은 이러한 평가에 동의하지 않는데, 이 회사의 CFO는 비트앤칩스와의 인터뷰에서 주문이 회사의 기대에 부응하고 있으며 비용이 많이 드는 이중 및 4중 패터닝을 피함으로써 공정 복잡성을 줄일 수 있는 가치를 SemiAnalysis가 과소평가했다고 말했습니다. 그는 또한 이중 패터닝으로 인한 복잡성에 대해 인텔과 간단히 이야기해야 한다고 말했는데, 이는 적어도 부분적으로는 EUV 기술 부족으로 인한 인텔의 10nm 실패를 언급하는 것이었습니다.
더 간단한 제조
이중 및 쿼드러플 패터닝은 웨이퍼의 동일한 레이어를 여러 번 반복적으로 노출하여 일반적으로 가능한 것보다 더 작은 피처를 만들지만, 결함이 발생할 가능성이 높아져 수율에 영향을 미치고 단순히 한 단계로 레이어를 인쇄하는 것보다 비용이 더 많이 듭니다.
Low-NA 툴을 사용한 이중 및 사중 패터닝의 전체 비용과 이를 High-NA 툴을 사용한 단일 패터닝과 비교하는 것이 ASML과 분석가들 간의 주요 논쟁점 중 하나로 보입니다.
지금쯤 열성적인 독자라면 이중 패터닝 및/또는 패턴 형성 툴을 사용하여 Low-NA EUV 툴과 동일한 임계 치수를 달성할 수 있는데 왜 굳이 High-NA EUV를 사용해야 하는지 의문을 품었을 것입니다. 실제로 인텔은 경우에 따라 비용이 많이 드는 EUV 이중 패터닝을 피하기 위해 인텔 20A 공정에 어플라이드 머티어리얼즈의 센츄라 스컬프타 패턴 형성 툴을 삽입하고 있습니다. 한편, 인텔 18A는 실제로 센츄라 스컬프타 패턴 형성 및 트윈스캔 NXE 이중 패터닝에 모두 의존하고 있습니다.
하지만 EUV 이중 패터닝이 그렇게 나쁘지는 않을 수 있습니다. 애플은 수억 대의 아이폰 15 프로와 M3 기반 맥을 포함한 대중 시장 제품에 이중 패터닝을 사용하는 것으로 알려진 TSMC의 N3B 공정 기술을 사용합니다.
ASML은 이중 패터닝을 구현할 때 몇 가지 단점이 있다고 생각합니다: EUV 이중 패터닝은 생산 시간이 길어지고, 결함이 발생할 가능성이 높아지며, 생산된 칩의 성능 변동성에 영향을 미칠 수 있습니다. 하지만 EXE:5000의 임계 치수(CD)가 8nm이므로 칩 제조업체는 제조 공정을 간소화할 수 있습니다.
파운드리 업체들은 고해상도 EUV 스캐너 사용의 장단점을 확실히 이해하고 있기 때문에 이미 연구 개발 작업을 시작하고 있습니다.
“우리 고객들은 2024~2025년에 R&D를 시작하고 2025~2026년에 대량 생산에 돌입할 것입니다.”라고 ASML의 성명은 밝히고 있습니다.
ASML은 최근 새로운 High-NA 머신에 대한 자세한 내용을 공유했는데, 이 툴의 작동 방식은 다음과 같습니다.
새로운 도구의 등장(그리고 필요성)
ASML의 차세대 트윈스캔 EXE는 0.55의 개구수(NA) 렌즈를 갖추고 있어 8nm(임계 치수)의 해상도를 달성할 수 있으며, 이는 13nm 해상도를 제공하는 현재 EUV 툴보다 크게 발전한 것입니다. 즉, 한 번의 노광으로 저NA 툴보다 1.7배 더 작은 트랜지스터를 인쇄할 수 있으며, 따라서 트랜지스터 밀도를 2.9배 더 높일 수 있습니다.
저NA 리소 시스템은 비용이 많이 드는 이중 패터닝 공정을 통해 두 번의 노출로 비슷한 해상도를 달성할 수 있습니다. 업계가 2025년에서 2026년 사이에 도입할 계획인 3나노 이하 공정 기술을 사용하여 칩을 생산하려면 8나노의 임계 치수를 달성하는 것이 중요합니다.
고난도 EUV를 구현하면 팹에서 EUV 이중 패터닝의 필요성을 피할 수 있어 공정을 간소화하고 수율을 개선하며 비용을 절감할 수 있을 것으로 기대됩니다. 그러나 이는 많은 도전과제를 수반하기도 합니다.
절반으로 줄어든 노출 필드
한편 0.55 NA 렌즈가 장착된 ASML의 Twinscan EXE 리소그래피 툴은 기존 장비와 완전히 다릅니다. 가장 크고 분명한 차이점은 새롭고 더 큰 렌즈입니다. 그러나 더 큰 렌즈를 적용하려면 더 큰 거울이 필요하기 때문에 Twinscan EXE 장비에는 아나모픽 광학 설계도 적용되었습니다.
이 접근 방식은 더 큰 거울로 인해 빛이 더 가파른 각도로 레티클에 부딪혀 반사율이 감소하고 웨이퍼로의 패턴 전송을 방해하는 문제를 해결합니다.
아나모픽 옵틱은 패턴을 균일하게 축소하는 대신 패턴을 다르게 확대합니다: 한 방향으로는 4배, 다른 방향으로는 8배로 확대합니다. 이렇게 하면 레티클에 대한 빛의 입사각이 감소하여 반사율 문제가 해결됩니다. 또한 이 방법을 사용하면 칩 제조업체가 표준 크기의 레티클을 계속 사용할 수 있으므로 반도체 산업에 미치는 영향을 최소화할 수 있습니다. 이 접근 방식은 이미징 필드의 크기를 절반으로 줄인다는 문제점이 있는데(33mm x 26mm에서 16.5mm x 26mm로), 이를 흔히 High-NA가 레티클 크기를 절반으로 줄인다고 합니다.
이미징 필드 크기가 절반으로 줄어들면서 칩 제조업체는 칩 설계 및 생산 전략을 수정해야 합니다. 이러한 변화는 하이엔드 GPU와 AI 가속기가 점점 더 레티클/이미징 필드 크기의 한계에 도전하고 있기 때문에 특히 중요합니다.
더 빠른 스테이지
아나모픽 광학 및 Twinscan NXE 시스템의 절반 크기인 노출 필드로 인해 Twinscan EXE 툴은 웨이퍼당 두 배의 노출을 수행해야 하므로 기존 장비의 생산성이 절반으로 떨어집니다. 생산성을 유지하고 궁극적으로 생산성을 높이기 위해 ASML은 웨이퍼 및 레티클 스테이지의 속도를 크게 높였습니다. EXE의 웨이퍼 스테이지 가속 속도는 NXE의 두 배인 8g, 레티클 스테이지 가속 속도는 4배 빠른 32g입니다.
이러한 개선으로 Twinscan EXE:5000(주로 테스트 시스템에 해당)은 20mJ/cm²의 선량으로 시간당 185개 이상의 웨이퍼를 프린트할 수 있어 동일한 선량에서 170개의 웨이퍼를 출력하는 Twinscan NXE: 3600C를 뛰어넘습니다.
ASML은 칩 제조에서 High-NA 기술의 경제성을 보장하기 위해 2025년까지 시간당 220개의 웨이퍼를 생산할 수 있는 Twinscan EXE:5200 툴로 이 생산량을 늘릴 계획입니다. 한편, 새로운 노드(즉, 더 낮은 해상도/임계 치수)는 더 높은 선량을 필요로 하기 때문에 시간당 160개의 웨이퍼를 처리하더라도 Twinscan NXE: 3600D는 선량을 30mJ/cm²로 증가시킵니다. 어떤 이유에서인지 ASML은 30mJ/cm²의 선량에서 EXE 시스템의 성능에 대해 언급하지 않습니다.
더 큰 팹
ASML의 고나노 EUV 트윈스캔 EXE 리소그래피 툴은 저나노 EUV 트윈스캔 NXE 리소그래피 장비보다 물리적으로 더 큽니다. 기존에 널리 배포된 ASML의 Twinscan NXE는 광원을 아래에 배치하기 때문에 매우 특정한 팹 건물 구성이 필요하고 이러한 툴을 서비스하기가 더 까다롭습니다. 반면 High-NA Twinscan EXE 장비는 광원을 수평으로 배치하여 팹 구축 및 서비스를 간소화하지만 더 큰 클린룸 공간이 필요합니다. 반면에 기존 팹을 업그레이드하기가 더 까다로워집니다.
한편, TSMC는 이미 저나노 EUV 트윈스캔 NXE 노광기 전용으로 제작된 여러 팹을 보유하고 있습니다. 이러한 팹을 High-NA Twinscan EXE 툴로 업그레이드하는 것은 복잡한 작업입니다.
툴 자체의 비용, 절반으로 줄어든 레티클 크기, 기존 팹 쉘에 이러한 툴을 설치하는 데 따르는 복잡성, 기존 Low-NA 툴의 매우 우수한 성능, 그리고 한 가지 이야기의 틀 안에서 고려할 수 없는 다른 많은 특정 요소를 고려하면 차이나 르네상스의 분석가들이 TSMC가 당분간 High-NA EUV 툴을 채택할 준비가 되지 않았다고 생각하는 이유를 이해할 수 있습니다.
요약
향상된 해상도, 더 큰 크기, 절반으로 줄어든 노출 필드를 갖춘 High-NA 스캐너를 도입하려면 새로운 포토레지스트, 계측, 펠리클 재료, 마스크, 검사 도구, 심지어 새로운 팹 셸을 구축해야 할 수도 있습니다. 본질적으로 고해상도 툴로의 전환에는 새로운 툴과 지원 인프라에 대한 상당한 투자가 수반되므로 도입이 간단하지 않습니다.
그러나 고난도 EUV는 미래이며, 대규모 배포를 위한 경제성 여부에 대한 질문은 얼마나 많은 칩 제조업체가 이 툴을 생산에 도입할지, 언제 도입할지 지켜봐야 확실한 답을 찾을 수 있을 것입니다.
